XpressSWITCH

PCIe 5.0,4.0,3.1/3.0多端口直通 Switch IP核,具有1 个上游端口和多达31个下游端口

XpressSWITCH是一款可定制的多端口嵌入式PCIe Switch,专为ASIC和FPGA实现而设计,可实现一个上游端口和 多个下游端口的连接,并可完全配置。 XpressSWITCH是 市场上第一款可用的嵌入式 Switch IP,使设计人员能够 使用更少的PCIe PHY,从而降低了延迟,功耗和物料支 出。 PCIe交换机IP透明地管理上游-下游数据流以及下游 端口之间的对等传输,提供连接多个设备(包括NVMe SSD)所需的灵活性,可扩展性和可配置性。

XpressSWITCH控制器IP经过集成,验证和具有涵盖PCIe 5.0 r0.7,4.0 3.1,2.1,1.1和低至7nm的工艺节点的多种PCIe PHY IP的硅验证。支持的组合包括来自我们的合作伙伴 生态系统的PHY IP,来自EDA供应商Synopsys和Cadence 的PHY IP,来自领先的ASIC供应商的PHY IP,以及来自 FPGA供应商Intel(Altera)和Xilinx的集成PHY硬IP。

我们经过验证的一些PCIe 4.0和3.1控制器-PHY组合包括:

  • 基于台积电16FF的Analog Bits PHY
  • 基于台积电28,16FF,7FF的ASIC Vendor "A" PHY
  • 基于台积电28的Cadence PHY
  • 基于台积电 28,16FF,12FF的GUC PHY
  • 英特尔PSG Stratix V,Stratix 10,Arria 10集成PHY
  • 基于SMIC 40的M31 PHY
  • 基于台积电28HPC +,UMC 28的Phison PHY
  • 基于台积电28的Rambus PHY
  • 基于UMC 28HPC +,TSMC 7FF的Synopsys PHY
  • 基于UMC 40,Intel 32,UMC 28的VSemi(Intel)PHY
  • Xilinx Virtex-7,Virtex UltraScale集成PHY

我们正积极与PHY生态系统合作伙伴合作,为32GT/s的 PCIe 5.0提供集成解决方案。

我们在PHY集成方面领先的专业知识意味着客户可以放 心地选择最符合其要求的PHY IP。

PCI Express是一种复杂的协议,客户可能并不总是拥有 满足其开发计划所需的专业知识,资源或时间。 我们的 高级设计集成(ADI)团队通过在以下领域提供的专家 服务,帮助客户缩短开发周期:

  • 商用集成和专有PCIe PHY IP
  • 开发和验证自定义PCIe PCS层
  • 自定义PCIe IP以添加客户特定的功能
  • 生成自定义参考设计
  • 生成自定义验证环境

查看我们的集成服务页面,了解有关ADI团队及其功能 的更多信息

  • Xilinx UltraScale +系列:每个端口高达Gen4 x8
  • Altera 10系列(Arria,Stratix):每个端口高达Gen4 x8
  • 根据需求可支持已经发布的器件系列(例如. Altera V-系列, Xilinx-7系列)

我们正积极与英特尔PSG和Xilinx合作,在前沿FPGA上为 速度32GT / s的PCIe 5.0提供集成解决方案。

请注意,可在FPGA上实现的端口数量受目标器件上可用 的transceiver/quad数量的限制。

PCI Express接口(上游和下游端口)

  • 1个上游端口,最多31个下游端口
  • 每个端口最多x16个链接宽度
  • 链路速率为每通道2.5,5.0,8.0,16和32 Gbps(Gen1,Gen2,Gen3,Gen4,Gen5速率)
  • 兼容PCI Express基本规范修订版4.0和3.1
  • 适用于PCI Express(PIPE)4.x的PHY接口
  • 单个虚拟通道(VC)的实现
  • 可配置的PIPE接口(8位,16位,32位,64位),用于嵌入式端点
  • 接收和重放缓冲区的大小可配置
  • 每个端口都支持高级错误报告(AER)
  • ECRC的生成和检查
  • ARI支持
  • 支持Lane reversal
  • 链路宽度,链路速度,均衡设置和每PCIe端口的 PIPE接口宽度都独立配置
  • 交换机上游端口支持多种物理功能
  • 支持每个下游端口上的热插拔

可切換逻辑

  • PCIe TLP路由:配置,内存写入/读取,I/O和消息包
  • L1和wake-up事件转发
  • 下游端口之间的点对点事务支持
  • 支持广播和多播
  • 支持下游端口遏制(DPC)
  • 循环仲裁
  • 无数据包缓冲(直通架构)可减少延迟
  • 内置高级数据保护,包括ECRC,LCRC,ECC和奇偶校验
  • 测试端口可用于开关逻辑监控
  • 集成时钟域交叉以支持切换逻辑中的用户指定频率

  • 完全透明的设计消除了对主机配置和管理软件的需求
  • 内置支持PIPE连接的嵌入式端点(包括64位 PIPE),可降低BoM,延迟和功耗
  • 在相同的RTL代码情况下在ASIC和FPGA上的无缝实现,FPGA上每个端口最多x8 Gen4(或x16 Gen3)
  • 市场上最低延迟的逻辑开关(2个时钟周期)
  • 架构允许在流中插入自定义处理(即过滤,加密等)
  • 唯一支持热插拔的解决方案

XpressSWITCH switch IP集成并使用多个VIP进行了广泛验 证,确保以确保万无一失。 我们结合使用Avery VIP,Cadence VIP和Mentor VIP,PCIe测试套件以及PLDA开 发的验证环境来实现最佳覆盖。 客户可以使用这些验证 环境的包装器轻松进行VIP集成。

我们使用内部构建的最先进的FPGA原型设计平台和第三 方提供商,在现实条件下彻底验证XpressSWITCH IP。

XpressSWITCH IP自2016年起通过PCI-SIG认证,通常用作 PCI-SIG研讨会期间PCIe一致性测试的互操作性主机平台。

我们严格的仿真和验证流程确保客户可以专注于其应用 的核心。

IP文件

  • Verilog RTL源代码
  • 功能仿真库
  • 配置助手GUI

文档

PCI Express® Bus Functional Model

  • 加密模拟库

软件

  • PCIExpress®Windowsx64和Linux x64设备驱动程序
  • PCIe C API

参考设计

  • 可合成的Verilog RTL源代码
  • 模拟环境和测试脚本
  • 可合成项目和DC constraint文件(ASIC)
  • FPGA硬件平台的可合成项目和constraint文件