XpressRICH-AXI Controller IP for PCIe 5.0

控制器IP为PCIe 5.0, 4.0, 3.1/3.0支持根端口,端点,双模式配置,可选内置DMA和可配置AMBA AXI互连

XpressRICH5-AXI是一种可配置和可扩展的PCIe控制器软 IP,专为ASIC和FPGA实现而设计。 XpressRICH5-AXI IP符 合PCI Express 5.0,4.0和3.1 / 3.0规范,以及PCI Express(PIPE)规范的PHY接口和AMBA®AXI™协议规范。此IP可以配置为支持端点,支持根端口和双模拓扑,允 许使用各种模型并向用户公开一个可配置,灵活的 AMBA AXI互连接口。 提供的图形用户界面(GUI)向导 允许设计人员根据其具体要求调整IP,通过启用,禁用 和调整大量参数,包括AXI接口的数量,类型和宽度,PIPE接口宽度、低功耗支持、SR-IOV、ECC、AER等,以获得最佳吞吐量、延迟、面积和功耗。根据应用程序的需求,用户可以选择启用内置的遗留DMA引擎,或者从外部连接DMA引擎,如PLDA的vDMA-AXI DMA。PLDA正在与多个PHY IP供应商和验证IP供应商携手合作,为PCIe 5.0提供一系列32GT/s的集成解决方案。PLDA XpressRICH-AXI控制器IP for PCIe 5.0是ASIC、SoC和FPGA设计人员寻找具有高性能、可靠和可伸缩的AMBA 3 AXI/AMBA 4 AXI互连的企业级PCIe接口解决方案的首选。

我们正积极与我们的PHY生态系统合作伙伴合作,在各 种工艺节点和各种代工厂以及英特尔PSG和Xilinx的前沿 FPGA上提供集成且经过验证的PCIe 5.0 Controller + 32G PHY解决方案。

我们在PHY集成方面领先的专业水平保证客户可以放心 地选择最符合其要求的PHY IP。

PCI Express是一种复杂的协议,客户可能并不总是拥有 满足其开发计划所需的专业知识,资源或时间。 我们的 高级设计集成(ADI)团队通过在以下领域提供的专家 服务,帮助客户缩短开发周期:

  • 商用集成和专有PCIe PHY IP
  • 开发和验证自定义PCIe PCS层
  • 自定义PCIe IP以添加客户特定的功能
  • 生成自定义参考设计
  • 生成自定义验证环境

查看我们的集成服务页面,了解有关ADI团队及其功能 的更多信息

我们正积极与英特尔PSG和Xilinx合作,为前沿FPGA上的 PCIe 5.0实施提供解决方案。

PCI Express层

  • 符合PCI Express 5.0 rev. 0.9(32 GT/s),4.0(16GT/s),3.1 / 3.0(8 GT/s)和PIPE(8-,16-,32-和64-bit)规范
  • 符合PCI-SIG Single-Root I /O Virtualization (SR-IOV)规范
  • 支持端点,根端口,双模配置
  • 在Gen5,Gen4,Gen3,Gen2,Gen1速度下支持x16,x8,x4,x2,x1
  • 最多支持32个Physical Functions(PF),512个Virtual Functions(VF)
  • 支持AER,ECRC,ECC,MSI,MSI-X,Multi-function, crosslink 和其他可选功能
  • 其他可选功能包括LTR,L1 PM substates等

AMBA AXI 层

  • 符合AMBA®AXI™协议规范(AXI3,AXI4和AXI4-Lite)和AMBA®4AXI4-Stream协议规范
  • 支持多种用户可选择的AXI接口,包括AXI Master,AXI Slave,AXI Stream
  • 每个AXI接口数据宽度可单独配置为512-,256-,128-和64-bit
  • 每个AXI接口可以在单独的时钟域中运行
  • 支持的Burst类型包括INCR,FIXED,WRAP
  • 支持Narrow transfers

数据引擎

  • 可选的内置Legacy DMA 引擎
    • 多达8个DMA通道,Scatter-Gather,descriptor prefetch
    • 完成重新排序,中断和报告描述符
    • 可选的地址转换表,用于PCIe到AXI和AXI到PCIe的通信

下载产品简介或索取参考手册以获取完整规格和其余信息。

 

  • 为减少门数和实现最佳吞吐量,内部数据路径大 小能根据链路的速度最大值和宽度自动向上或向 下扩展(64-,256-,512-bits)
  • 在相同的RTL代码情况下,可配置的pipelining 操作可在英特尔和Xilinx FPGA上实现全速运行,完全支持FPGA设计生产,最高可达Gen4 x8 / Gen3 x16 - Gen5支持待定
  • 完整实现PCIe到AXI排列规则和AXI到PCIe 排列规则确保防止AXI锁死
  • 完整的AXI桥接和AXI互连可在AXI接口上发挥所有性能
  • 多个AXI主接口的可用性,这是高级SSD最大化吞 吐量的关键优势
  • 可选的QuickBoot模式允许最多4倍的link training ,将系统级仿真时间缩短20%

 

XpressRICH5-AXI控制器IP集成并使用多个VIP进行了彻底 验证,绝对可靠。 我们结合使用Avery VIP,Cadence VIP,Mentor VIP,PCIe测试套件以及PLDA开发的验证环境 来实现最佳覆盖。

我们严格的验证流程确保客户可以专注于其应用的核心

IP文件

  • Verilog RTL源代码
  • 功能仿真库
  • 配置助手GUI

文档

PCIExpress®Bus Functional Model

  • 加密模拟库

软件

  • PCIExpress®Windowsx64和Linux x64设备驱动程序
  • PCIe C API

参考设计

  • 可合成的Verilog RTL源代码
  • 模拟环境和测试脚本
  • 可合成项目和DC constraint文件(ASIC)
  • 支持的FPGA硬件平台的可合成项目和 constraint文件