XpressRICH Controller IP for PCIe 5.0

PCIe 5.0,4.0,3.1 / 3.0根端口,端点,双模,具有Native用 户界面的交换机端口Controller IP核

XpressRICH5是一款可配置且可扩展的PCIe Controller软 IP,专为ASIC和FPGA实现而设计。 XpressRICH5 IP符合PCI Express 5.0,4.0和3.1 / 3.0规范,以及PCI Express(PIPE)规 范的PHY接口5.x版本。 IP可以配置为支持端点,根端口,交换机端口和双模拓扑,允许各种使用模型。提供的 图形用户界面(GUI)向导允许设计人员通过启用,禁 用和调整大量参数来定制IP以满足其精确要求,包括数 据路径大小,PIPE接口宽度,低功耗支持,SR-IOV,ECC,AER等,以实现最佳吞吐量,最低延迟,优化大小 和降低功耗。PLDA与多家PHY IP供应商和验证IP供应商 合作,为32GT / s的PCIe 5.0提供一系列集成解决方案。PLDA XpressRICH5 PCIe IP允许使用各种模型,是寻求具 有高性能,低延迟和灵活用户界面的企业级PCIe接口解 决方案的ASIC,是SoC和FPGA设计人员的首选。

我们正积极与我们的PHY生态系统合作伙伴合作,在各 种工艺节点和各种代工厂以及英特尔PSG和Xilinx的前沿 FPGA上提供集成且经过验证的PCIe 5.0Controller + 32G PHY解决方案。

我们在PHY集成方面领先的专业水平保证客户可以放心 地选择最符合其要求的PHY IP。

PCI Express是一种复杂的协议,客户可能并不总是拥有 满足其开发计划所需的专业知识,资源或时间。 我们的 高级设计集成(ADI)团队通过在以下领域提供的专家 服务,帮助客户缩短开发周期:

  • 商用集成和专有PCIe PHY IP
  • 开发和验证自定义PCIe PCS层
  • 自定义PCIe IP以添加客户特定的功能
  • 生成自定义参考设计
  • 生成自定义验证环境

查看我们的集成服务页面,了解有关ADI团队及其功能 的更多信息

我们正积极与英特尔PSG和Xilinx合作,为前沿FPGA上的 PCIe 5.0实施提供解决方案。

PCI Express层

  • 符合PCI Express 5.0 rev. 0.9(32 GT/s),4.0(16 GT/s),3.1 / 3.0(8 GT/s)和PIPE(8-,16-,32-和64-bit)规范
  • 符合PCI-SIG Single-Root I /O Virtualization (SR-IOV) 规范
  • 支持端点,根端口,双模配置
  • 在Gen5,Gen4,Gen3,Gen2,Gen1速度下支持 x16,x8,x4,x2,x1
  • 最多支持32个Physical Functions(PF),512个Virtual Functions(VF)
  • 支持AER,ECRC,ECC,MSI,MSI-X,Multi-function, crosslink和其他可选功能
  • 其他可选功能包括LTR,L1 PM substates等

用户界面层

  • 512位或256位的低延迟发送/接收用户界面
  • 每个时钟周期最多2个TLP(TLP chaining)
  • 用户可选的交易/应用层时钟频率
  • 用于PCIe配置访问,内部状态监视,调试等的边带 信令
  • 支援可bypass交易层

下载产品简介或索取参考手册以获取完整规格和其余信息。

 

  • 为减少门数和实现最佳吞吐量,内部数据路径大 小能根据链路的速度最大值和宽度自动向上或向 下扩展(256-,512-bits)
  • 动态可调应用层频率低至8Mhz,节省更多功率
  • 可选的MSI / MSI-X寄存器重新映射到存储器,以便 在实现SR-IOV时减少门数
  • 可配置pipelining可在英特尔和赛灵思FPGA上实现 全速运行,能够(在选择支持时)完全支持生产 FPGA设计
  • 超低发送和接收延迟(不包括PHY)
  • 接收方(Rx Stream)的智能缓冲区管理允许在应 用程序逻辑中实现自定义信用管理方案
  • 合并的重送和发送缓冲区可降低内存占用
  • 可选的bypass交易层支持客户特定的交易层和 应用程序层
  • 可选的QuickBoot模式允许最多4倍的link training,将系统级仿真时间缩短20%

XpressRICH5 controller IP集成并使用多个VIP进行了彻底 验证,绝对可靠。 我们结合使用Avery VIP,Cadence VIP,Mentor VIP,PCIe测试套件以及PLDA开发的验证环境 来实现最佳覆盖。

我们严格的验证流程确保客户可以专注于其应用的核心。

IP文件

  • Verilog RTL源代码
  • 功能仿真库
  • 配置助手GUI

文档

PCI Express® Bus Functional Model

  • 加密模拟库

软件

  • PCIExpress®Windowsx64和Linux x64设备驱动程序
  • PCIe C API

参考设计

  • 可合成的Verilog RTL源代码
  • 模拟环境和测试脚本
  • 可合成项目和DC constraint文件(ASIC)
  • FPGA硬件平台的可合成项目和constraint文件