XpressRICH-AXI Controller IP for PCIe 4.0

PCIe 4.0,3.1 / 3.0支持根端口,端点,双模配置,可选的内置DMA和可配置AMBA AXI互连

XpressRICH4-AXI是一款可配置和可扩展的PCIe controller 软IP,专为ASIC和FPGA实现而设计。 XpressRICH4-AXI IP 符合PCI Express 4.0和3.1 / 3.0规范,以及PCI Express(PIPE)规范的PHY接口和AMBA®AXI™协议规范。 此IP可以配置为支持端点,根端口和双模拓扑,允许使 用各种模型并向用户公开一个可配置,灵活的AMBA AXI 互连接口。 提供的图形用户界面(GUI)向导允许设计 人员根据其确切要求定制IP,通过启用,禁用和调整大 量参数,包括AXI接口的数量,类型和宽度,管道接口宽度、低功耗支持、SR-IOV、ECC、AER等,以获得最佳吞吐量、延迟、面积和功耗。根据应用程序的需求,用户可以选择启用内置的遗留DMA引擎,或者从外部连接DMA引擎,如PLDA的vDMA-AXI DMA。XpressRICH-AXI控制器IP使用多个PCIe vip和测试套件进行验证,并在数百种设计的silicon中使用各种商用和专有的PCIe PHYs进行验证。PLDA XpressRICH-AXI控制器IP PCIe 4.0是ASIC、SoC和FPGA设计人员寻找具有高性能、可靠和可伸缩的AMBA 3 AXI/AMBA 4 AXI互连的企业级PCIe接口解决方案的首选。

XpressRICH4-AXI controller IP经过集成,验证和硅验证,具有多种PCIe PHY IP,覆盖PCIe 4.0,3.1,2.1,1.1和低至7nm 的工艺节点。 支持的组合包括来自我们的合作伙伴生态 系统的PHY IP,来自EDA供应商Synopsys和Cadence的PHY IP,来自领先的ASIC供应商的PHY IP,以及来自FPGA供应商Intel(Altera)和Xilinx的集成PHY硬IP。

我们的一些经过验证的PCIe 4.0 Controller - PHY组合包括:

  • 基于台积电16FF / FF +,7FF的Avago PHY
  • 基于台积电28的Cadence
  • 基于台积电28HPC +的Phison PHY
  • 基于台积电28的Rambus PHY
  • 基于台积电28HPC +的Synopsys PHY
  • 基于TSMC 28HPC的终端电路PHY
  • Xilinx Virtex UltraScale +集成PHY

我们在PHY集成方面领先的专业水平保证客户可以放心 地选择最符合其要求的PHY IP。

PCI Express是一种复杂的协议,客户可能并不总是拥有 满足其开发计划所需的专业知识,资源或时间。 我们的 高级设计集成(ADI)团队通过在以下领域提供的专家 服务,帮助客户缩短开发周期:

  • 商用集成和专有PCIe PHY IP
  • 开发和验证自定义PCIe PCS层
  • 自定义PCIe IP以添加客户特定的功能
  • 生成自定义参考设计
  • 生成自定义验证环境

查看我们的集成服务页面,了解有关ADI团队及其功能 的更多信息

 

  • Xilinx 7系列和UltraScale系列:高达Gen3 x8
  • Xilinx UltraScale +系列:高达Gen4 x8或Gen3 x16
  • Altera V系列(Arria,Stratix):高达Gen3 x8
  • Altera 10系列(Arria,Stratix):高达Gen4 x8或Gen3 x16

请注意,可在FPGA上实现的端口数量受目标器件上可用 的transceiver/quad数量的限制。

PCI Express层

  • 符合PCI Express 4.0或3.1 / 3.0以及PIPE(8-, 16- 和 32-bit)规范
  • 符合PCI-SIGSingle-Root I / O Virtualization (SR-IOV)规范
  • 支持端点,根端口,双模配置
  • 支持16 GT/s, 8 GT/s, 5 GT/s, 2.5 GT/s 速度的x16, x8, x4, x2, x1
  • 支持AER,ECRC,ECC,MSI,MSI-X,Multi-function,P2P,crosslink和其他可选功能
  • 支持许多ECN,包括 LTR, L1 PM substates等

AMBA AXI 层

  • 符合AMBA®AXI™协议规范(AXI3,AXI4和AXI4-Lite)和AMBA®4AXI4-Stream协议规范
  • 支持多种用户可选择的AXI接口,包括AXI Master,AXI Slave,AXI Stream
  • 每个AXI接口数据宽度可单独配置为512-,256-,128-和64-bit
  • 每个AXI接口可以在单独的时钟域中运行

数据引擎

  • 内置Legacy DMA引擎
    • 最多8个DMA通道,Scatter-Gather,descriptor prefetch
    • 完成重新排序,中断和descriptor reporting
    • 可选的地址转换表,用于PCIe到AXI和AXI到PCIe的通信

下载产品简介或索取参考手册以获取完整规格和其余信息。

  • 为减少门数和实现最佳吞吐量,内部数据路径大 小能根据链路的速度最大值和宽度自动向上或向 下扩展(64-, 256- bits)
  • 在相同的RTL代码情况下,可配置的pipelining操作 可在英特尔和Xilinx FPGA上实现全速运行,完全支 持FPGA设计生产,最高可达Gen4 x8 / Gen3 x16
  • 完整实现PCIe到AXI排列规则和AXI到PCIe排列规则 确保防止AXI锁死
  • 完整的AXI桥接和AXI互连可在AXI接口上发挥所有 性能
  • 多个AXI主接口的可用性,这是高级SSD最大化吞 吐量的关键优势
  • 可选的QuickBoot模式允许最多4倍的link training,将系统级仿真时间缩短20%

XpressRICH4-AXI controller集成并使用多个VIP进行了彻底
验证,绝对可靠。 我们结合使用Avery VIP,Cadence VIP,Mentor VIP,PCIe来实现最佳覆盖。

我们使用内部构建的最先进FPGA原型设计平台,在现实 条件下彻底验证XpressRICH4-AXI IP。

我们严格的验证流程确保客户可以专注于其应用的核心。

IP文件

  • Verilog RTL源代码
  • 功能仿真库
  • 配置助手GUI

文档

PCI Express® Bus Functional Model

  • 加密模拟库

软件

  • PCIExpress®Windowsx64和Linux x64设备驱动程序
  • PCIe C API

参考设计

  • 可合成的Verilog RTL源代码
  • 模拟环境和测试脚本
  • 可合成项目和DC constraint文件(ASIC)
  • FPGA硬件平台的可合成项目和constraint文件