XpressRICH-AXI Controller IP for PCIe 2.1 and 1.1

用于PCIe 2.1 / 1.1的Controller IP支持根端口,端点,双 模式配置,内置DMA和可配置AMBA AXI互连

XpressRICH-AXI是一种可配置和可扩展的PCIe控制器Soft IP,专为ASIC和FPGA实现而设计。用于PCIe 2.1 / 1.1的 XpressRICH-AXI控制器IP符合PCI Express 2.1 / 1.1规范,以 及符合PCI Express(PIPE)规范和AMBA®AXI™协议规范的 PHY接口。 IP可以配置为支持端点,根端口和双模拓扑
,允许各种使用模型,并向用户公开一个可配置,灵活 的AMBA AXI互连接口。提供的图形用户界面(GUI)向 导允许设计人员根据其确切要求定制IP,通过启用,禁 用和调整大量参数,包括AXI接口的数量,类型和宽度,PIPE接口宽度,低功耗支持,SR-IOV,ECC,AER等,以实现最佳吞吐量,最低延迟,优化大小和降低功耗。用户可以根据应用程序要求选择启用内置的Legacy DMA引擎。 XpressRICH-AXI控制器IP使用多个PCIe VIP和测试套 件进行验证,并在使用各种商用和专有PCIe PHY的数百 种设计的生产芯片中得到验证。用于PCIe 2.1 / 1.1的 PLDA XpressRICH-AXI控制器IP是需要企业级功能,最高性 能,可靠性和可扩展性的设计人员的首选。

用于PCIe 2.1 / 1.1的XpressRICH-AXI控制器IP经过集成,验证和具有覆盖PCIe 3.1,2.1,1.1和低至7nm的工艺节点的 多种PCIe PHY IP的硅验证。支持的组合包括来自我们的 合作伙伴生态系统的PHY IP,来自EDA供应商Synopsys和 Cadence的PHY IP,来自领先的ASIC供应商的PHY IP,以 及来自FPGA供应商Intel(Altera)和Xilinx的集成PHY硬IP。

我们经过验证的一些PCIe 2.1控制器-PHY组合包括:

  • 基于台积电16FF的Analog Bits PHY
  • 基于台积电28,16FF,7FF的Avago PHY
  • 基于台积电28的Cadence PHY
  • 基于台积电 28,16FF,12FF的GUC PHY
  • 英特尔PSG Stratix V,Stratix 10,Arria 10集成PHY
  • 基于SMIC 40的M31 PHY
  • 基于台积电28HPC +,UMC 28的Phison PHY
  • 基于台积电28的Rambus PHY
  • 基于UMC 28HPC +,TSMC 7FF的Synopsys PHY
  • ​基于UMC 40,Intel 32,UMC 28的VSemi(Intel)PHY
  • Xilinx Virtex-7,Virtex UltraScale集成PHY​

我们在PHY集成方面领先的专业知识意味着客户可以放 心地选择最符合其要求的PHY IP。

PCI Express是一种复杂的协议,客户可能并不总是拥有 满足其开发计划所需的专业知识,资源或时间。 我们的 高级设计集成(ADI)团队通过在以下领域提供的专家 服务,帮助客户缩短开发周期:

  • 商用集成和专有PCIe PHY IP
  • 开发和验证自定义PCIe PCS层
  • 自定义PCIe IP以添加客户特定的功能
  • 生成自定义参考设计
  • 生成自定义验证环境

查看我们的集成服务页面,了解有关ADI团队及其功能 的更多信息

 

 

  • Xilinx 7系列,UltraScale系列,UltraScale +系列:高达Gen2 x8
  • Altera V系列和10系列(Arria,Stratix):Gen2 x8
  • 支持之前发布的系列:联系我们了解详情

请注意,可在FPGA上实现的端口数量受目标器件上可用 的transceiver/quad数量的限制。

PCI Express层

  • 符合PCI Express 2.1 / 1.1和PIPE(16位和32位)规范
  • 符合PCI-SIG Single-Root I / O Virtualization (SR-IOV)规范
  • 支持端点,根端口,双模式,交换机端口配置
  • 支持x16,x8,x4,x2,x1,5 GT / s,2.5 GT / s速度
  • 支持AER,ECRC,ECC,MSI,MSI-X,多功能,P2P,crosslink和其他可选功能
  • 支持许多ECN,包括LTR,L1 PM substates等。

AMBA AXI层

  • 符合AMBA®AXI™协议规范(AXI3,AXI4和AXI4-Lite)和AMBA®4AXI4-Stream协议规范
  • 支持多种用户可选择的AXI接口,包括AXI Master,AXI Slave,AXI Stream
  • 每个AXI接口数据宽度可独立配置为256位,128位 和64位
  • 每个AXI接口可以在单独的时钟域中运行

数据引擎

  • 内置Legacy DMA引擎
    • 最多8个DMA通道,Scatter-Gather,descriptor prefetch​
    • Completion reordering,中断和descriptor reporting
  • 可选的地址转换表,用于直接PCIe到AXI和AXI到 PCIe

下载产品简介或索取参考手册以获取完整规格和其他信息。

 

  • 在相同的RTL代码情况下,可配置的pipelining操作 可在英特尔和Xilinx FPGA上实现全速运行,完全支 持FPGA设计生产,最高可达 Gen2 x8
  • 完整实现PCIe到AXI排列规则和AXI到PCIe排列规则 确保防止AXI锁死
  • 完整的AXI桥接和AXI互连可在AXI接口上发挥所有性能
  • 多个AXI主接口的可用性,这是高级SSD最大化吞吐量的关键优势
  • 可选的QuickBoot模式允许最多4倍的link training,将系统级仿真时间缩短20%

用于PCIe 2.1/1.1的XpressRICH-AXI Controller IP集成并使 用多个VIP进行彻底验证,以确保万无一失。 我们结合 使用Avery VIP,Cadence VIP和Mentor VIP,PCIe测试套件以 及PLDA开发的验证环境来实现最佳覆盖。

我们使用内部构建的最先进的FPGA原型设计平台和第三 方提供商,在现实条件下彻底验证XpressRICH-AXI Controller IP。

XpressRICH-AXI Controller IP经过多次PCI-SIG认证。

我们严格的验证流程确保客户可以专注于其应用的核心。

IP文件

  • Verilog RTL源代码
  • 功能仿真库
  • 配置助手GUI

文档

PCI Express® Bus Functional Model

  • 加密模拟库

Software

  • PCIExpress®Windowsx64和Linux x64设备驱动程序
  • PCIe C API

参考设计

  • 可合成的Verilog RTL源代码
  • 模拟环境和测试脚本
  • 可合成项目和DC constraint文件(ASIC)
  • FPGA硬件平台的可合成项目和constraint文件