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XpressRICH Controller IP for PCIe 3.1/3.0

PCIe 3.1 / 3.0根端口，端点，双模，具有Native用户界面 的交换机端口Controller IP核

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关于XpressRICH3 IP

XpressRICH3是一款可配置且可扩展的PCIe控制器软 IP，专为ASIC和FPGA实现而设计。 XpressRICH3 IP符合PCI Express 3.1 / 3.0规范，以及PCI Express（PIPE）规范的PHY 接口。 IP可以配置为支持端点，根端口，交换机端口和 双模拓扑，允许各种使用模型。提供的图形用户界面（GUI）向导允许设计人员通过启用，禁用和调整大量 参数来定制IP以满足其精确要求，包括数据路径大小，PIPE接口宽度，低功耗支持，SR-IOV， ECC，AER等，以 实现最佳吞吐量，最低延迟，优化大小和降低功耗。XpressRICH3 IP使用多个PCIe VIP和测试套件进行验证，并在使用各种商用和专有PCIe PHY的数百种设计的生产 芯片中得到验证。 PLDA XpressRICH3 PCIe IP是需要企业 级功能，最高性能，可靠性和可扩展性的设计人员的首选。

我们正积极与我们的PHY生态系统合作伙伴合作，在各 种工艺节点和各种代工厂以及英特尔PSG和Xilinx的前沿 FPGA上提供集成且经过验证的PCIe 3.0 Controller + 8G PHY解决方案。

我们在PHY集成方面领先的专业水平保证客户可以放心 地选择最符合其要求的PHY IP。

PCI Express是一种复杂的协议，客户可能并不总是拥有 满足其开发计划所需的专业知识，资源或时间。 我们的 高级设计集成（ADI）团队通过在以下领域提供的专家 服务，帮助客户缩短开发周期：

  • 商用集成和专有PCIe PHY IP
  • 开发和验证自定义PCIe PCS层
  • 自定义PCIe IP以添加客户特定的功能
  • 生成自定义参考设计
  • 生成自定义验证环境

查看我们的集成服务页面，了解有关ADI团队及其功能 的更多信息.

  • Xilinx 7系列和UltraScale系列：高达Gen3 x8
  • Xilinx UltraScale +系列：高达Gen3 x16
  • Altera V系列（Arria，Stratix）：高达Gen3 x8
  • Altera 10系列（Arria，Stratix）：高达Gen3 x16

请注意，可在FPGA上实现的端口数量受目标器件上可用 的transceiver/quad数量的限制。

技术规格要点

PCI Express层

  • 符合PCI Express 3.1 / 3.0和PIPE（16位和32位）规范
  • 符合PCI-SIGSingle-Root I / O Virtualization （SR-IOV）规范
  • 支持端点，根端口，双模，交换机端口配置
  • 支持x16，x8，x4，x2，x1，8 GT / s，5 GT / s，2.5 GT / s速度
  • 支持AER，ECRC，ECC，MSI，MSI-X，多功能，crosslink 和其他可选功能
  • 其他可选功能包括OBFF，TPH，ARI，LTR，IDO，L1 PM substates等。

用户界面层

  • 256-bit 低延迟发送/接收用户界面
  • 用户可选的交易/应用层时钟频率
  • 用于PCIe配置访问，内部状态监视，调试等的边带 信令
  • 支援可bypass交易层

下载产品简介或索取参考手册以获取完整规格和其余信息。

  • 动态可调应用层频率低至8Mhz，可节省更多功率
  • 可选的MSI / MSI-X寄存器重新映射到存储器，以便 在实现SR-IOV时减少门数
  • 在相同的RTL代码情况下，可配置pipelining可在英特尔和赛灵思FPGA上实现全速运行，能够完全支持高达Gen3 x16 的 FPGA生产设计
  • 超低发送和接收延迟（不包括PHY）
  • 接收端（Rx Stream）和发送端（合并的重放/发送缓冲区）上的智能缓冲管理可降低内存占用
  • 可选的bypass交易层支持客户特定的交易层和应用程序层
  • 可选的QuickBoot模式允许最多4倍的link training，将系统级仿真时间缩短20％

XpressRICH3控制器IP集成并使用多个VIP进行了广泛验证，绝对可靠。 我们结合使用Avery VIP，Cadence VIP和 Mentor VIP，PCIe测试套件以及PLDA开发的验证环境来实 现最佳覆盖。

我们使用内部构建的最先进的FPGA原型设计平台和第三 方提供商，在现实条件下彻底验证XpressRICH3 IP。

XpressRICH3 IP经过多次PCI-SIG认证。

我们严格的验证流程确保客户可以专注于其应用的核心。

 

IP文件​

  • Verilog RTL源代码
  • 功能仿真库
  • 配置助手GUI

文档

PCI Express® Bus Functional Model

  • 加密模拟库

软件

  • PCIExpress®Windowsx64和Linux x64设备驱动程序
  • PCIe C API

参考设计

  • 可合成的Verilog RTL源代码
  • 模拟环境和测试脚本
  • 可合成项目和DC constraint文件（ASIC）
  • FPGA硬件平台的可合成项目和constraint文件