XpressLINK-SOC Controller IP for CXL

根据CXL Link规范设计的CXL控制器IP,具备针对SoC实现而优化的AMBA接口

XpressLINK-SOC™是可参数化的Compute Express Link(CXL)控制器软IP,专为ASIC和FPGA实现而设计。 XpressLINK-SOC控制器IP为CXL.io路径在PLDA PCIe 5.0 控制器IP基础上(基于PLDA已硅验证的XpressRICH-AXI架构),添加了CXL特有的CXL.cache和CXL.mem路径。 XpressLINK-SOC支持针对CXL.io流量的AMBA®AXI™协议规范,以及针对CXL.mem的Intel CXL cache/mem协议接口(CPI)或AMBA®AXI™协议规范,以及针对CXL.cache流量的CPI接口或AMBA®CXS协议规范。 XpressLINK-SOC还符合用于PCI Express(PIPE)规范5.x的英特尔PHY接口,并支持PIPE LPC和SERDES模式。所提供的图形用户界面(GUI)向导允许设计人员通过启用、禁用和调整各种参数来定制IP,以使其满足特定要求,包括CXL设备类型,PIPE接口配置,缓冲区大小和延迟,低功耗支持,SR-IOV参数等,以实现最佳吞吐量,延迟,大小和功耗。 XpressLINK-SOC已使用商用以及PLDA自产的VIP和测试套件进行了广泛的验证,并且已与诸多主流PCIe 5.0 PHY IP集成过。

XpressLINK SOC控制器IP支持多种PCIe 5.0 PHY IP,包括我们的PHY合作伙伴生态系统的PHY IP。

更多信息请联系我们。

PCI Express和CXL是复杂的协议,客户可能并不总是具备满足其开发计划所需的专业知识、资源或时间。我们的高级设计集成(ADI)团队通过在以下领域提供专家服务,帮助客户缩短开发周期:
集成商用和专有PCIe PHY IP
定制PCIe PCS层的开发和验证
定制控制器IP以添加不同客户的特定功能
生成客制化参考设计
生成客制化验证环境
有关我们的ADI团队及其能力的更多信息,请查看我们的集成服务页面。

我们正在与Intel和Xilinx合作,为在前沿FPGA上实现CXL / PCIe 5.0软IP实现提供一条途径

CXL协议层

支持CXL 2.0规范
向后相容CXL 1.1规范
实现CXL.io,CXL.mem和CXL.cache协议
支持所有3种定义的CXL设备类型
支持PCI Express 5.0基本规范修订版1.0
支持具有8位,16位,32位,64位和128位可配置PIPE接口宽度的PIPE 5.x规范
支持CXL设备配置
支持x16,x8,x4,x2,x1的操作
支持主机,设备,交换机端口和双模式/共享芯片实施
支持低延时CXL.mem flit编码器/译码器
支持病毒错误遏制
支持延期写
支持标准的Intel CPI接口或CXL.mem的AMBA AXI接口
支持CXL.cache的标准Intel CPI接口
支持AMBA®CXS接口
支持同步头旁路和漂移缓冲模式
支持所有低功耗状态
支持CXL RAS功能(包括病毒和数据中毒)
支持热插拔
支持备用协议协商
支持RCiEP
支持CXL.io的AMBA AXI层

符合AMBA®AXI™协议规范(AXI3,AXI4和AXI4-Lite)和AMBA®4 AXI4-Stream协议规范
可选的AXI4-Lite从接口(slave),用于网桥配置
可选的AXI4-Lite主接口(master),用于外部寄存器配置
可选的AXI4主描述符界面,用于访问AXI域中的SG-DMA描述符
多达4个AXI4主接口,每个接口最多支持128个未完成的读取请求
多达4个AXI4从接口,每个接口最多支持256个未完成的读取请求
多达4个AXI4流输入和输出接口,每个接口可同时处理多达8个TID / TDEST组合
支持AXI4主,从和流接口的64位,128位,256位或512位数据
支持AXI4主,从和流界面的可旁路CDC
可以将AXI4主接口和从接口配置为AXI3接口
可选的内置传统DMA引擎
多达8个DMA通道,分散收集,描述符预取
完成重新排序,中断和描述符报告
可选的地址转换表,用于直接PCIe到AXI和AXI到PCIe的通信
下载产品简介或索取参考手册以获取完整的规格和其它信息。

内部数据路径大小根据最大链路速度和宽度自动缩放(256、512位),以减少门数和优化吞吐量
可动态调整应用层频率至8Mhz,以进一步节省功耗。
当实现SR-IOV时,可选的MSI/MSI-X寄存器重新映射到内存以减少门数
可配置的流水线支持Intel和Xilinx FPGA上的全速操作,完全支持量产FPGA设计(如果获得支持)
超低的发送和接收缓冲区延时
使用高度优化的CPI接口CXL.cache以及CXL.mem最大化吞吐量和最小化延时
合并的重播和发送缓冲区可减少内存占用
可选的QuickBoot模式可使链接训练速度提高4倍,将系统级模拟时间缩短20%

XpressLINK SOC控制器IP采用商用和自研VIP及测试套件相结合的方式进行了集成和彻底验证。我们广泛使用FPGA进行硬件验证,并开发工具和软件来帮助进行系统级验证。
我们严格的验证和验证流程确保客户能够专注于其应用程序的核心。

IP文件

Verilog RTL源代码
功能仿真库
配置助手GUI(向导)
验证环境

文档

参考设计

可综合的Verilog RTL源代码
仿真环境和测试脚本
综合项目和约束文件