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XpressLINK Controller IP for CXL

支持CXL.io，CXL.cache，CXL.mem 的 Compute Express Link（CXL）规范的控制器IP

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关于XpressLINK控制器IP

XpressLINK™是可参数化的Compute Express Link（CXL）控制器软件IP，专为ASIC和FPGA实现而设计。 XpressLINK控制器IP为CXL.io路径应用了PLDA已硅验证的PCIe 5.0 XpressRICH控制器，并增加了CXL特有的CXL.cache和CXL.mem路径。 XpressLINK公开了用于CXL.io流量的PLDA原生Tx / Rx用户接口，及用于CXL.mem和CXL.cache流量的英特尔CXL缓存/内存协议接口（CPI）。 XpressLINK还符合用于PCI Express（PIPE）规范的Intel PHY接口版本5.x。所提供的图形用户界面（GUI）向导允许设计人员通过启用，禁用和调整各种参数来定制IP，以满足其确切要求，包括CXL设备类型，PIPE接口配置，缓冲区大小和延时，低功耗支持，SR-IOV参数等，以实现最佳吞吐量、延时、面积和功耗的平衡。 XpressLINK已通过商用第三方及自研的VIP和测试套件的广泛验证，并已与诸多PCIe 5.0 PHY IP集成验证

XpressLINK控制器IP支持多种PCIe 5.0 PHY IP，包括来自我们PHY合作伙伴生态系统的PHY IP。

联系我们获取更多信息。

PCI Express和CXL是复杂协议，客户可能并不总是拥有满足其开发计划所需的专业知识，资源或时间。我们的高级设计集成（ADI）团队通过在以下领域提供专家服务来帮助客户缩短开发周期：

- 与第三方商用或自研的PCIe PHY IP的集成
- 定制PCIe PCS层的开发和验证
- 定制Controller IP以添加客户特定功能
- 生成定制化的参考设计
- 生成定制化的验证环境
请查看我们的Integration Services页面，以获取有关我们ADI团队及其功能的更多信息。

我们正与Intel和Xilinx合作，为最新在FPGA上使用CXL / PCIe 5.0软IP提供技术路径

技术规格要点

CXL层

支持CXL 2.0规范
向下兼容CXL 1.1规范
实现CXL.io，CXL.mem和CXL.cache协议
支持所有3种已定义的CXL设备类型
支持主机、设备、交换机端口和双模/共享芯片实施
支持PCI Express 5.0基本规范1.0修订版
支持具有8位，16位，32位，64位和128位可配置PIPE接口宽度的PIPE 5.x规范
支持CXL设备配置
支持x16，x8，x4，x2，x1的操作
符合PCI-SIG单根I / O虚拟化（SR-IOV）规范
支持多达64个物理功能（PF），512个虚拟功能（VF）
支持PCI Express高级错误报告（AER）
支持可选的ECN
支持端口分叉
支持延期写
用户接口层

用于CXL.io流量的PLDA原生的256/512位发送/接收低延时接口
英特尔定义的CXL缓存/内存协议接口（CPI），用于CXL.mem和CXL.cache流量
用户可选的事务/应用层时钟频率（CXL.io）
专用边带接口，具有可靠性，可用性和可维护性（RAS）功能
下载产品简介或索取参考手册以获取完整的规格和其他信息。

  • - 基于最大连接速度和宽度，内部数据路径会自动缩放（256位，512位），以减少门数和优化吞吐量
    - 动态可调的应用层频率可低至8Mhz，来节省更多功耗
    - 可选的MSI / MSI-X寄存器重映射到内存，以减少支持SR-IOV实现时所需的门数
    - 可配置流水线可支持在Intel和Xilinx FPGA上全速率运行，全面支持FPGA产品设计（如果FPGA支持）
    - 超低的发送和接收缓存延时
    - 为CXL.cache和CXL.mem使用高度优化的CPI接口，以最大化吞吐量并最小化延时
    - 接收端智能缓存管理（Rx流）允许在应用程序逻辑中实现自定义信用管理方案
    - 合并的重播和发送缓存可减少内存占用
    - 可选的交易层旁路功能允许客户旁路特定的交易层和应用层
    - 可选的QuickBoot模式可使链接训练的速度提高4倍，将系统级仿真时间缩短20％

XpressLINK控制器IP通过商用第三方和自产的VIP及测试套件的组合进行了全面彻底的验证。 我们将FPGA广泛用于硬件验证，并且开发了工具和软件来进行系统级验证。

我们严格的验证和测试确认过程确保客户可专注于构建其应用的核心竞争力部份。

IP文件

- Verilog RTL源代码
- 功能仿真库
- 图形界面配置工具（向导）
- 验证环境

技术文档

参考设计

- 可综合的Verilog RTL源代码
- 仿真环境和测试脚本
- 综合工程文件和约束文件