PCIe4.0 的Xpress CCIX 控制器IP

PCIe4.0,3.1/3.0 控制器IP支持根端口,端点,双模式,交换机端口配置,支持CCIX ESM和本地用户界面

XpressCCIX™是为ASIC和FPGA实现而设计的可配置和可伸缩的PCIe控制器软IP。XpressCCIX控制器IP符合PCI Express 4.0和3.1/3.0规范,以及4.x 版本PCI Express (PIPE)规范的PHY接口,并支持CCIX扩展速度模式,如CCIX基本规范1.0中定义的那样。IP可以配置为支持端点、根端口、交换机端口和双模式拓扑,从而支持各种使用模型。所提供的图形用户界面(GUI)向导允许设计师定制IP的确切需求,通过启用,禁用,和调整大量的参数,包括CCIX ESM模式,数据通路大小,管道接口宽度、支持低功率,SR-IOV, ECC, AER等。最佳吞吐量,延迟、大小和功耗。XpressCCIX IP通过多个PCIe VIP和测试套件进行验证,并与选择的CCIX 20G/25G兼容的PHYs进行集成。PLDA XpressCCIX PCIe 4.0 带 CCIX ESM控制器 IP  是需要企业级特性、最高性能、可靠性和可伸缩性的设计人员的首选。

XpressCCIX控制器IP跟各种PCIe PHY IP集成,验证和硅证明,涵盖PCIe 4.0、3.1、2.1、1.1,工艺节点最先进可达7nm。所支持的组合包括来自合作伙伴生态系统的PHY IP、来自EDA供应商Synopsys和Cadence的PHY IP、来自领先ASIC供应商的PHY IP、以及来自FPGA供应商Intel PSG和Xilinx的集成PHY硬IP。我们正积极与精选的PHY合作伙伴为CCIX ESM提供一个在20G和25G集成和验证的控制器+PHY解决方案。

我们经过验证的PCIe4.0 controller-PHY 组合包括:

  • Avago PHY 在TSMC 16FF/FF+nm,7FFnm
  • Physon PHY 在TSMC28 HPC+ nm
  • Rambus PHY在TSMC28nm
  • SK Hynix PHY 在TSMC 12FFC nm
  • Synopsys PHY 在TSMC 28 HPC+
  • Terminus Circuit PHY 在TSMC 28 HPC
  • Xilinx Virtex Ultrascale+ 整合PHY

我们在PHY集成方面无可比拟的专业技术意味着客户可以自信地选择最符合他们需求的PHY IP

PCI Express和CCIX是复杂的协议,客户可能并不总是具有满足其开发计划所需的专业知识、资源或时间。我们的高级设计集成(ADI)团队在以下领域提供专家服务,帮助客户缩短开发周期:

  • 集成第三方和自有的PCIe/CCIX PHY IP
  • 定制PCIe pcs层的开发与验证​
  • 定制PCIe/CCIX IP,以添加客户特定的功能
  • 生成客户自定义参考设计
  • 生成客户自定义验证环境

想了解更多有关ADI团队及其功能的更多信息,请查看我们的集成服务页面。

我们正积极与Intel PSG和Xilinx合作,为CCIX ESM 25G在前沿FPGA上的实现提供一条途径。

PCI Express层

  • 符合  PCI Express4.0 , 3.1/3.0 , PIPE 4.x(8位、16位和32位)规范
  • 符合PCI-SIG单根I/O虚拟化(SR-IOV)规范
  • 支持端点,根端口,双模式,交换机端口配置
  • 支持x16,x8,x4,x2,x1,速度可为16 GT / s,8 GT / s,5 GT / s,2.5 GT / s速度
  • 支持AER,ECRC,ECC,MSI,MSI-X,多功能,P2P,交联和其他可选功能
  • 其他可选功能包括OBFF,TPH,ARI,LTR,IDO,L1 PM子状态等。

CCIX支持​

  • 实现DVSEC能力
  • 在CCIX ESM数据速率1,20 Gb / s或25 Gb / s下支持x16,x8,x4,x2,x1

用户界面层​

  • 512位发送/接收低延迟用户界面
  • 用户可选择的交换/应用层时钟频率
  • 用于PCIe配置访问,内部状态监控,调试等的带宽信令
  • 可选的旁路交换层
  • 下载产品简介或索取参考手册以获取完整规格和其他信息。

 

 

  • 内部数据路径大小可根据链路速度和宽度自动向上或向下扩展(64位,256位,512位),以减少门数和最佳吞吐量
  • 动态可调的应用层频率低至8Mhz,可节省更多功耗
  • 当实现多功能或SR-IOV时,可选的MSI / MSI-X寄存器重新映射到存储器以减少门数
  • 可配置流水线技术可在英特尔和赛灵思FPGA上实现全速运行,完全支持生产FPGA设计,最高可达Gen4 x8,Gen3 x16,CCIX 25G x8,具有相同的RTL代码(支持时)
  • 超低传输和接收延迟(不包括PHY)
  • 接收侧(Rx流)和发送侧(合并重放/发送缓冲区)的智能缓冲区管理可降低内存占用
  • 可选的旁路交换处理层允许客户开发应用程序层
  • 可选的QuickBoot模式允许最多4倍的链接训练,将系统级仿真时间缩短20%

XpressCCIX控制器IP集成并使用多个VIP进行彻底验证,以确保万无一失。 我们结合使用Avery VIP,Cadence VIP和Mentor VIP,PCIe测试套件以及PLDA开发的验证环境来实现最佳覆盖。

我们使用内部构建的最先进的FPGA原型设计平台,在现实条件下彻底验证XpressCCIX IP。

我们严格的验证流程确保客户可以专注于其应用的核。

IP文件

  • VerilogRTL源代码
  • 功能仿真库
  • 配置助手GUI

文档

  • PCIExpress®总线功能模型
  • 加密模拟库

软件

  • PCIExpress®Windowsx64和Linux x64设备驱动程序
  • PCIe CAPI

参考设计

  • 可合成的Verilog RTL源代码
  • 模拟环境和测试脚本
  • 合成项目和DC约束文件(ASIC)
  • 支持的FPGA硬件平台(FPGA)的合成项目和约束文件