PCIe 6.0 XpressRICH IP
PCIe 6.0 XpressRICH IP
PCIe 6.0 的控制器 IP，支持根端口、端点、双模式、具有本地用户界面的交换机端口配置
适用于 PCIe® 6.0 的 XpressRICH™ 控制器 IP 是一种可配置、可扩展的 PCIe 控制器软 IP，专为 ASIC 实施而设计。适用于 PCIe 6.0 的 XpressRICH 控制器 IP 支持 PCIe® 6.0 规范，包括 64GT/s 数据速率、PAM4、FLIT 模式和 L0p 功耗状态，支持 PCI Express (PIPE) 规范的 PHY 接口 6.x 版。向下兼容 PCIe 5.0、4.0 和 3.1/3.0 规范，用于 PCIe 6.0 的 XpressRICH 具备可配置总线宽度的高效发送 (Tx) 和接收 (Rx) 接口。该 IP 旨在满足诸多不同客户和行业用例，可配置支持端点、根端口、交换机端口和双模拓扑，从而支持多种使用模式。随IP提供的图形用户界面 (GUI)配置 向导，使设计人员可以通过启用、禁用和调整大量参数来轻松配置 IP实现所需功能。
PCIe 6.0 架构对于 SoC 设计人员创建下一代芯片至关重要，这些芯片需要在系统内移动大量数据，包括 HPC/云计算、人工智能 (AI)、机器学习、企业存储和网络以及汽车等应用。作为 PCIe 控制器设计领域久经考验的领导者，PLDA 的专业技术团队确保我们的 IP 为客户提供高性能、易集成和首次流片成功。
灵活性：
- 灵活的架构支持各种用例，更可根据独特的客户需求量身定制。
- 可扩展的 256/512/1024 位数据路径。
- 支持高级 PIPE 模式和端口分叉。
- 支持许多可选的 PCIe 6.0 功能和 ECN。
- 可选的 PHY 集成服务使客户能够自信地选择最适合其要求的 PCIe 6.0 PHY IP。
性能：
- 在 5 nm 工艺节点上已实现 2 GHz 操作。
- 优化的应用程序接口提高带宽效率。
安全：
- 内置 RAS：支持高级可靠性、可用性和可维护性功能。
- 带有 AES-GCM 加密、解密和身份验证的可选 IDE 安全性。
可靠性：
- 自 PCIe 1.1 以来，久经数百客户ASIC/SoC 流片和 FPGA 实现验证。
- 严格的验证方法和验证流程。
- 与处理器制造商、PHY 和 VIP 的成熟稳定的互操作性体系。
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集成服务
PCI Express 是一个复杂的协议，我们认识到客户公司可能并不总是拥有满足其设计和项目周期内所需的专业知识、工程资源或时间。 我们的高级设计集成 (ADI) 团队通过提供以下领域的专家服务，帮助客户缩短开发周期：
- 集成商用和客户自研的 PCIe PHY IP
- 客户自定义 PCIe PCS 层的开发和验证
- 客户自定义 PCIe IP 以添加面向应用的特定功能
- 生成定制的参考设计
- 生成自定义的验证环境
查看我们的集成服务页面，了解有关我们 ADI 团队及其能力的更多信息。
PCI Express层
- 针对最新的 PCI Express 6.0 (64 GT/s)、5.0 (32 GT/s)、4.0 (16 GT/s)、3.1/3.0 (8 GT/s) 和 PIPE 6.x (8位、16 位、32 位、64 位和 128 位）规格设计
- 支持 SerDes 架构 PIPE 10b/20b/40b/80b 位宽
- 支持原始 PIPE 8b/16b/32b/64b/128b 位宽
- 符合 PCI-SIG 单根 I/O 虚拟化 (SR-IOV) 规范
- 在 FLIT 和非 FLIT 模式下支持多虚拟通道 (VC)
- 支持端点、根端口、双模、交换机端口配置
- 以 PCIe 6.0 至 PCIe 1.0 的速度支持 x1 至 x16 架构
- 支持前向纠错 (FEC) - 低延时轻量级算法
- 支持 L0p 低功耗模式
- 高达 4 位的数据路径奇偶校验保护
- 支持时钟门控和电源门控
- RAS 功能包括 LTSSM 定时器覆盖、ACK/NAK/Replay/UpdateFC 定时器覆盖、未加扰的 PIPE 接口访问、Rx 和 Tx 路径上的错误注入、恢复详细状态等等，允许在重点关键SoC中安全可靠地部署 IP
用户界面层
- 原生 256-/512-/1024-bit Tx/Rx 接口
- 用户可选事务/应用层时钟频率
- 用于 访问PCIe 配置、内部状态监控、调试等的边带信号
- 可选的交易层绕过机制
数据完整性和加密 (IDE) - 可选
- 实现 PCI Express IDE ECN
- 可配置的IDE引擎
- 支持 x1 到 x16 通道
- 用于 PCIe IDE 的可配置数据总线
- 根据不同工艺节点可配流水线级数，以实现最佳成本-性能平衡
- 支持Containment和skid模式
- 支持multi-stream
- 采用高性能 AES-GCM 进行加解密及认证
- PCIe IDE TLP 聚合支持 1、2、4、8 个 TLP
- PCIe IDE 自动 IDE 前缀插入和检测
- PCIe IDE 自动 IDE 同步/失败消息生成
- PCRC 计算和验证
- 高效的密钥控制/刷新
- 支持旁路模式
下载产品简介或索取参考手册以获取完整规格和更多信息。
- 内部数据路径大小根据最大链接速度和宽度自动放大或缩小（256 位、512 位、1024 位），以减少门数和优化吞吐量
- 动态可调的应用层主频可低至 8Mhz，以提高节能效果
- 可选的 MSI/MSI-X 寄存器重新映射到内存以在实施 SR-IOV 时减少门数
- 可配置流水线支持在功能强大的 Intel 和 Xilinx FPGA 上全速运行
- 超低传输和接收延迟（不包括 PHY）
- 接收端（Rx 流）的智能缓冲区管理允许在应用程序逻辑中实现自定义信用管理方案
- 合并重放和传输缓冲区可降低内存占用
- 高阶可靠性、可用性、可服务性 (RAS) 功能包括 LTSSM 定时器覆盖、ACK/NAK/Replay/UpdateFC 定时器覆盖、未加扰的 PIPE 接口访问、Rx 和 Tx 路径上的错误注入、恢复详细状态等等，允许在关键任务 SoC 中可靠地、安全地部署 IP
- 可选的交易层旁路允许客户支持特定的交易层和应用层
- 可选的 QuickBoot 模式可将链接训练速度提高 4 倍，将系统级仿真时间缩短 20%
用于 PCIe 6.0 的 XpressRICH 控制器 IP 使用多个 VIP 进行集成和彻底验证，以实现万无一失的可靠性。 PLDA 采用了第三方 VIP 工具（包括 Avery、Cadence 和 Mentor）、PCIe 测试套件和 PLDA 自研的验证环境的组合，以实现最佳覆盖率。
我们严格的验证流程可确保客户专注于其应用的核心。
IP文件
- Verilog RTL 源代码
- 功能仿真库
- 图形化配置助手（GUI）
文档
- IP 参考手册
- 入门指南
PCI Express® 总线功能模型
- 加密仿真库
参考设计
- 可综合的 Verilog RTL 源代码
- 仿真环境和测试脚本
- 综合工程和 DC 约束文件 (ASIC)
- 支持的 FPGA 硬件平台 (FPGA) 的综合工程和约束文件
